长期以来，在半导体行业中，缩小始终是更好的选择。然而，随着芯片制造商努力缩小芯片的常规节奏，摩尔定律开始显得有些生疏。
那么如何将更多的晶体管塞入芯片中呢?英特尔现在的答案是建立基础。该公司周三透露了其新的3D芯片堆叠技术，称为Foveros。我们已经看到了芯片与内存的堆叠，但是Foveros将是第一个将3D堆叠大规模应用于CPU，图形和AI处理器的人。
Foveros将3D堆叠的优势带到了逻辑对逻辑的集成中，将裸片堆叠扩展到了传统的无源中介层和堆叠内存之外。该技术实际上是基于英特尔现有的嵌入式多管芯互连桥(EMIB)设计，该设计目前在Kaby Lake-G处理器上使用，该处理器在同一封装中包含Intel CPU，AMD GPU和HBM2内存。
当前的堆叠式堆叠设计仅利用数百个连接来连接片上系统中的存储器和处理器之类的东西，但是连接的大小和性能受到很大限制。Foveros通过像EMIB一样使用蚀刻硅来解决此问题，以更快的速度实现大量互连。
但是，Foveros代替EMIB的硅桥，而是在芯片表面放置了数千个微凸点。底层封装还具有较大的焊料凸点，并且这些凸点通过硅中介层中的直通硅过孔(TSV)与堆叠的芯片直接面对面连接。
此外，Foveros还涉及混合和匹配不同的“小芯片”，其中核心处理器组件分布在不同的芯片之间。更妙的是，这些小芯片甚至不必在同一过程中构建。这意味着您可以将处理器核心构建在10nm工艺上，而诸如集成USB，Wi-Fi，以太网或PCIe之类的东西则可以使用较少的尖端14nm或22nm工艺。
性能不会受到太大影响，但是功耗要比您在整个板上使用相同的过程要低得多。诸如Wi-Fi或蜂窝连接之类的某些组件也在特定过程中进行了优化，因此Foveros提供的额外灵活性将允许公司使用最佳过程。
这与EMIB的2D集成基于独立流程的组件没有什么不同，而EMIB的主要区别在于Foveros只是增加了新的密度水平并进行了构建。
也就是说，对于不同的组件使用不同的过程的想法并不是英特尔独有的。AMD已经表示，其下一代Zen 2处理器将把CPU逻辑与I / O分开，前者将基于7nm工艺构建，而其他一切都将使用14nm。
简而言之，Foveros使Intel可以在较小的芯片设计中获得更好的性能和效率。对此背后的细节一无所知，但是其新任首席架构师Raja Koduri确实表示，广泛的测试，新的电源传输过程以及全新的绝缘材料确实有所帮助。
最好的部分是，这不是我们需要永远等待的一些遥远的技术创新。英特尔表示，Foveros产品将于2019年下半年上市，并且该技术已准备就绪，可以批量生产。根据芯片制造商的说法，2019年的Foveros产品将针对超便携式设备，待机时的功耗仅为2mW。
